
Track posvećen razvoju embedded sistema i bliskoj saradnji hardvera i softvera. Obuhvata teme poput mikrokontrolera i procesora, real-time sistema, automotive i industrijskih rešenja, IoT-a i pouzdanih sistema.
Cybersecurity u OT-u – koji cybersecurity izazovi postoje u OT-u i kako se nosimo sa njima? Zasto bas OT? Kako izgleda praviti sigurne sisteme, koji imaju dostupnost preko 99.99%, kako ispuniti jako male RTO/RPO parametre (u minutima), kako koristiti sigurne protokole, kako izgleda sigurna mrezna arhitektura? Data diode – primer gdje se ovi izazovi susrecu i kako se resavaju.
Kroz ovo predavanje proći ćemo kroz proces prelaska sa klasične React aplikacije na Next.js projekat. Objasnićemo kako se organizuje arhitektura, kako funkcionišu rute i server-side renderovanje, kao i zašto su performanse i SEO važni u realnim projektima.
Modern cloud platforms are no longer built from software alone — they rely on tight hardware–software co‑design to deliver predictable performance, security, and efficiency at massive scale. In this lecture, we’ll open the hood of Azure’s compute stack and explore why traditional virtualization architectures hit limits around throughput, latency jitter, and operational overhead. Using Azure Boost as a real‑world example, we’ll show how Azure offloads key networking and storage virtualization functions from the host OS into purpose‑built hardware and specialized software, freeing CPU resources for customer workloads and improving consistency under load.
The session focuses on concepts and design trade‑offs rather than cloud specifics, making it accessible to students from all study years interested in systems engineering.
Ovo predavanje predstavlja fokusiranu studiju slučaja o izradi modela raspoređivanja instrukcija u GCC‑u za SpacemiT‑X60 RISC‑V procesor. Predavanje uvodi ključne mikroarhitekturaklne karakteristike koje utiču na raspoređivanje i prikazuje kako se one prevode u GCC‑ove mašinske deskripcije i DFA modele protočne linije. Učesnici će videti kako se latencije instrukcija, korišćenje resursa i ponašanje protočne strukture modeluju, integrišu i validiraju u okviru kompajlera, pružajući praktičan uvid u optimizaciju RISC‑V performansi kroz precizne modele raspoređivanja.